ich muss den Inhalt einer Verilog Netzliste analysieren, und möchte ( muss) unser existierendes SoftwareModul zum Einlesen der Informationen vereinfachen & flexibler gestallten.
Helfen mir REGULAR EXPRESSIONS bei dieser Aufgabe, ich sehe den Weg hier noch nicht .... ?????
Folgende Beispieldatei mit einigen Bauelementen:
Delphi-Quellcode:
// BIPOLAR PNP
module NPN (B,E,C);
input B,E;
Output c;
endmodule
// BIPOLAR NPN
module NPN (B,E,C);
input B,E,C;
endmodule
//
// CMOS NMOS
// noch eine weitere Zeile mit Kommentaren
//
module NMOS (S,D,G);
input S;
Output D;
Inout G;
endmodule
// CMOS PMOS
module PMOS (S,D,G);
input S,D,G;
endmodule
Info zu Verilog ( )
http://de.wikipedia.org/wiki/Verilog:
Ein Modul wird in meinem Anwendungsfall über einen KommentarBlock am Anfang ( Anzahl der Zeilen flexibel ) beschrieben um Anschluss kommen die Verilog Schlüsselwörter
module und
endmodule, Die Pins und weitere Informationen stehen im TextBlock dazwischen.